Intel发布18A制程工艺，计划2025年量产领先竞争对手

近期，Intel在其官网上正式推出了最新的Intel 18A制程工艺，宣称该技术已“准备就绪”，标志着公司在半导体制造领域中迈出了重要的一步。根据预测，Intel 18A预计将在2025年中开始量产，并将搭载于酷睿 Ultra 300 系列“Panther Lake”处理器，后者计划于2023年下半年首次亮相。

在Intel发布的相关资料中，18A工艺相较于Intel 3工艺节点，每瓦特性能提升达15%，芯片密度提升达30%。Intel自豪地称18A为北美制造能提供的最早的2纳米以下的先进制程，为客户带来更灵活的供应方案。这样的技术进步将在竞争激烈的市场中帮助Intel抢占先机。

根据TechInsights的研究，Intel 18A在2nm工艺中拥有出色的性能，领先于竞争对手台积电的N2和三星的SF2工艺。这一成绩让Intel在高性能计算领域的地位愈发稳固。在具体技术实施上，Intel 18A采用了状态吸引的RibbonFET环栅（GAA）晶体管技术，以确保电流控制的精确度。通过这种技术，Intel能够进一步缩小芯片组件的体积，并有效减少漏电流，这对于现代密集型芯片设计来说极为重要。RibbonFET技术提升了每瓦特的性能，同时减少了最小电压（Vmin）操作与静电效应，进而带来了显著的性能优势。

Intel引入了具有多种阈值电压（Vt）和不同带宽度的RibbonFET技术，提供了高度可调性。这一创新技术结合了HD MIM电容器，显著降低了电感功率的下降，从而增强了芯片的稳定性，这一点在现代应用，如生成式AI等需要强大计算能力的场景中尤为关键。

需要指出的是，Intel去年底展示了下一个阶段的RibbonFET技术，并展示了栅极长度仅为6纳米的硅基RibbonFET CMOS晶体管。这一突破在缩短栅极长度的同时，对短沟道效应进行抑制，进一步提升了性能和可靠性，确立了其在遵守摩尔定律的基础上继续发展的潜力。

伴随着晶体管密度的提升，混合信号和电源布线的拥堵问题变得越来越棘手。对此，Intel的PowerVia技术提供了创新解决方案。它将电源金属与凸块重新布置到芯片的后面，并在每个标准单元中集成纳米级硅通孔（nano-TSV），从而实现高效的电源分配。预计这一技术将使得芯片的功率隔离性能提高高达4%，并且相较于传统设计，固有电阻（IR）显著降低。

需要强调的是，台积电和三星的相关技术实施计划则落后于Intel。台积电预计到2026年才实现SF2P工艺中背面供电技术的应用，而Intel的18A工艺则将领先近一年的时间。这一情形让Intel在市场竞争中获取了显著的时间优势。

联想到下一代的制程工艺，Intel表示将引入ASML最新的高NA EUV光刻机，为其未来的14A制程奠定基础。根据Intel的计划，14A制程的晶体管密度将进一步提升20%，并且Intel在高NA EUV领域保持着领先地位。他们已经购买了两台高达3.5亿美元的ASML高NA EUV光刻机，这使得Intel在尖端制程技术中积累了丰富的经验。

尽管台积电对高NA EUV表现出浓厚的兴趣，但由于成本问题，还未能像Intel一样积极推进相关技术。因此，台积电A16制程会依赖于现有的EUV技术，生产计划也相应推迟至2026年或2027年才可能实现。这一方面反映了Intel在技术创新上的强劲步伐，另一方面也加大了台积电在技术开发上的压力。

截至目前，Intel已经与35个行业领先的合作伙伴建立了合作关系，涵盖EDA、半导体知识产权、设计服务以及航空航天和国防领域等，确保客户能够享受到广泛的支持。Intel在举办的各种活动中也不断展示基于18A制程的各类产品，包括提前向联想等合作伙伴提供的Panther Lake CPU样品。

随着Intel 18A制程的推出，公司在高性能计算领域的市场竞争力将大大加强，预计到2025年量产后，有望在2nm制程市场中领先于台积电和三星，形成一股不可忽视的技术潮流。